スマートフォンやパソコン、生成AIなどの性能向上を支えてきたのが、半導体の微細化です。
トランジスタを小さくし、1枚の半導体チップにより多くの回路を搭載することで、半導体は高性能になってきました。
しかし、回路を細かく作る難易度は年々上がっており、すべての機能を1枚の大きなチップに詰め込む方法だけでは、性能やコストを改善しにくくなっています。
そこで注目されているのが「チップレット」です。
チップレットでは、CPUやGPU、I/Oなどの機能を複数の小さなチップに分け、それらを1つのパッケージ内で接続します。
ただし、単純にチップを分割して並べればよいわけではありません。離れたチップ同士を高速かつ低消費電力で接続し、1つの半導体として動かす技術が必要です。
この記事では、チップレットが必要とされる理由やモノリシック半導体との違い、歩留まりが改善する仕組み、インターポーザーやHBMとの関係について、初心者にも分かりやすく解説します。
チップレットとは？
チップレットとは、半導体の機能を分割して作られた小さなチップのことです。
また、複数の小さなチップを組み合わせ、1つの半導体として動かす設計の考え方も「チップレット」と呼ばれます。
例えば、高性能なプロセッサには、次のような機能が必要です。
- 計算を担当するCPU・GPUコア
- 計算結果を一時的に保存するキャッシュメモリ
- 外部メモリと通信するメモリコントローラ
- 周辺機器と通信するI/O回路
- 高速なデータ転送を支える通信回路
従来は、これらの機能をできるだけ1枚のシリコンダイにまとめる方法が一般的でした。
一方、チップレットでは、演算回路、I/O回路、キャッシュなどを複数のダイに分けます。そして、分割したダイをパッケージ内で高速に接続し、全体として1つのプロセッサを構成します。
建物に例えると、すべての設備を1棟の巨大な建物に入れるのが従来方式です。
チップレットは、用途の異なる建物を複数用意し、専用の通路で接続して1つの施設として利用する方法と考えると分かりやすいでしょう。
モノリシック半導体との違い
複数の機能を1枚のダイにまとめた半導体は、「モノリシック半導体」や「モノリシックチップ」と呼ばれます。
モノリシック構造では、CPUコアやキャッシュ、I/O回路などが同じシリコン上に形成されています。そのため、回路間の距離を短くしやすく、高速な通信が可能です。
一方、チップレット構造では、機能が複数のダイに分かれています。
それぞれのダイは物理的に離れているため、ダイ間通信回路や接続端子、配線層などが必要です。
| 比較項目 | モノリシック | チップレット |
|---|---|---|
| 構造 | 1枚のダイに機能を集約 | 複数のダイに機能を分割 |
| ダイ間通信 | チップ内部の配線を使用 | パッケージ内の配線を使用 |
| 歩留まり | ダイが大きいほど低下しやすい | 小さなダイごとに良品を選びやすい |
| 製造技術 | 基本的に同じプロセスを使用 | 機能ごとに異なるプロセスを選べる |
| 設計変更 | チップ全体への影響が大きい | 一部のチップレットを変更しやすい |
| 接続の難易度 | 比較的低い | 高速なダイ間接続が必要 |
チップレットはモノリシック半導体の完全な上位互換ではありません。
分割によって得られるメリットがある一方で、通信距離や接続部分が増えるという新しい課題も発生します。
なぜ1枚の大きなチップを分割するのか
チップレットが必要とされる大きな理由の一つが、半導体チップの大型化です。
AI向けGPUやサーバー向けCPUでは、非常に多くのトランジスタが必要になります。性能を高めるために回路を増やすと、ダイの面積も大きくなっていきます。
しかし、1枚のシリコンウエハから取れる面積には限りがあります。
ダイが大きくなるほど、ウエハ上に配置できる個数が減り、1個当たりの製造コストも上がりやすくなります。
さらに、露光装置で一度に回路パターンを転写できる範囲にも限界があります。そのため、非常に大きな半導体を1枚のダイとして作り続けるのは簡単ではありません。
そこで、大きな回路を複数の小さなダイに分割し、パッケージ上で再び接続するチップレットが注目されているのです。
チップを小さくすると歩留まりが改善しやすい
チップレットの代表的なメリットとして、「歩留まりを改善しやすいこと」が挙げられます。
歩留まりとは、製造した半導体のうち、正常に動作する良品がどの程度得られたかを表す割合です。
半導体を製造するウエハ上には、微小な異物やパターンの異常などが発生することがあります。欠陥が重要な回路に重なると、そのダイは正常に動作しない可能性があります。
大きなダイは占有面積が広いため、ウエハ上の欠陥に当たる確率も高くなります。
例えば、巨大なダイの一部分だけに欠陥があった場合でも、ダイ全体を不良品として扱わなければならないことがあります。
一方、小さなチップレットに分割すれば、それぞれのダイを個別に検査できます。
正常に動作する良品ダイを選び、それらを組み合わせることで、完成品全体の損失を抑えやすくなります。
ただし、小さく分ければ必ず最終的な歩留まりが高くなるわけではありません。
チップレットの数が増えるほど、接続端子や配線も増えます。ダイ自体が良品であっても、接続部分で不良が発生すれば、パッケージ全体が正常に動作しない可能性があります。
つまり、チップレットでは「ダイを作る段階の歩留まり」は改善しやすいものの、「組み合わせた後の歩留まり」も考える必要があります。
機能ごとに適した製造プロセスを選べる
チップレットのもう一つの大きな特徴が、機能ごとに異なる製造プロセスを選べることです。
半導体の回路は、すべてが同じように微細化の恩恵を受けるわけではありません。
CPUやGPUの演算回路では、微細なトランジスタを使うことで、性能や電力効率の向上が期待できます。
一方、外部との通信を担当するI/O回路やアナログ回路では、微細化だけでなく、耐電圧、信頼性、製造コストなども重要です。必ずしも最先端の製造プロセスが最適とは限りません。
モノリシック半導体では、基本的にすべての回路を同じウエハ上に作るため、共通の製造プロセスを使う必要があります。
チップレットなら、例えば次のような組み合わせが可能です。
- 演算チップレット：微細な最先端プロセス
- I/Oチップレット：コストを抑えやすい成熟プロセス
- アナログ回路：高い電圧や信頼性に対応したプロセス
- メモリ：記憶用途に適した専用プロセス
必要な部分にだけ高価な最先端プロセスを使用できるため、半導体全体の性能とコストのバランスを取りやすくなります。
さらに、設計を変更するときに、すべてを作り直すのではなく、一部のチップレットだけを更新できる可能性があります。
分割したチップはどのようにつなぐのか
チップレットで特に重要なのが、分割したダイ同士をどのように接続するかという点です。
モノリシック半導体では、回路同士が同じシリコン上にあるため、微細な金属配線で直接接続できます。
チップレットでは、信号が一度ダイの外へ出て、別のダイへ移動しなければなりません。
基本的なデータの流れは、次のようになります。
「演算回路→ダイ間通信回路→接続端子→パッケージ内配線→接続端子→別のチップレット」
接続端子には、はんだバンプやマイクロバンプなどが使われます。また、チップレット間を高密度に接続するため、インターポーザーや再配線層であるRDLが利用される場合もあります。
通信速度を高めるには、チップ間に多数の信号線を用意し、短い距離でデータを並列に送ることが重要です。
ただし、接続本数を増やすと、チップ上で端子が占める面積や配線の複雑さも増加します。通信回路を動かすための電力も必要です。
チップレットの性能は、個々のダイの性能だけでなく、ダイ間を結ぶ通信技術にも大きく左右されるのです。
インターポーザーの役割
インターポーザーとは、半導体チップとパッケージ基板の間に配置される中間的な配線基板です。
インターポーザー上には細かな配線が形成されており、演算チップレットやI/Oチップレット、HBMなどを高密度に接続できます。
一般的なパッケージ基板だけでは、非常に細かな配線を大量に形成することが難しい場合があります。
そこで、より微細な配線を形成できるインターポーザーを間に入れ、チップ間の信号を効率よく接続します。
インターポーザーには、シリコン、有機材料、ガラスなどが使用されます。それぞれ、配線の細かさ、製造コスト、電気特性、基板サイズなどに違いがあります。
シリコンインターポーザーでは、半導体の製造技術を利用して細かな配線を形成しやすいことが特徴です。必要に応じてTSVと呼ばれる貫通電極を形成し、表面側のチップと下側のパッケージ基板を接続します。
ただし、チップレットに必ずインターポーザーが必要なわけではありません。
パッケージ基板上に直接配置する方式や、必要な部分にだけ微細な配線層を設ける方式もあります。
2D・2.5D・3D実装の違い
チップレットを理解するときに混同しやすいのが、2D、2.5D、3D実装です。
これらは、複数のダイをどのように配置して接続するかを表しています。
2D実装
複数のダイをパッケージ基板上に横並びで配置する方法です。
比較的シンプルな構造ですが、基板上の配線を使うため、ダイ同士の距離や配線密度に制約があります。
2.5D実装
インターポーザーなどの高密度配線層の上に、複数のダイを横並びで配置する方法です。
演算チップとHBMのように、大量のデータを高速にやり取りする部品の接続に適しています。
横並びではありますが、高密度な中間配線層を使うことから2.5Dと呼ばれます。
3D実装
複数のダイを上下方向に積層する方法です。
横方向に並べる場合より接続距離を短くでき、実装面積も小さくできます。上下のダイはTSVや微細な接続端子、ハイブリッドボンディングなどを使って接続されます。
ただし、積層数が増えると、熱を外へ逃がしにくくなるほか、完成後の検査や不良ダイの扱いも難しくなります。
チップレットは「機能を複数のダイに分ける考え方」、2D・2.5D・3Dは「分けたダイを配置して接続する方法」です。
両者は関係していますが、同じ意味ではありません。
HBMとチップレットの関係
AI半導体では、GPUなどの演算回路とHBMが同じパッケージ内に配置されることがあります。
HBMは、複数のDRAMダイを上下に積層した高帯域幅メモリです。GPUが計算に必要とする大量のデータを一時的に保存し、多数のI/Oを使って並列に転送します。
チップレット型のAI半導体では、それぞれの部品が次のように役割を分担します。
- 演算チップレット：AIの計算を担当する
- I/Oチップレット：外部機器やネットワークとの通信を担当する
- キャッシュ用チップレット：使用頻度の高いデータを保存する
- HBM：演算に必要な大量のデータを一時保存する
- インターポーザー：各ダイやHBMを高密度に接続する
- パッケージ基板：外部との信号や電源を接続する
厳密には、HBMそのものとチップレットは同じ技術ではありません。
HBMはメモリであり、チップレットは機能を分割して組み合わせる設計思想です。
しかし、高性能な演算チップとHBMを近接配置し、1つのパッケージとしてまとめる現在のAI半導体では、両者は非常に関係の深い技術となっています。
チップレットのメリット
ここまでの内容を整理すると、チップレットには主に次のメリットがあります。
大型ダイより歩留まりを改善しやすい
ダイを小さく分けることで、ウエハ上の欠陥に当たる確率を下げやすくなります。検査済みの良品ダイを選んで組み合わせられる点も特徴です。
異なる製造プロセスを組み合わせられる
演算回路には最先端プロセス、I/O回路には成熟したプロセスというように、機能に合った製造方法を選択できます。
設計資産を再利用しやすい
すでに設計したI/Oチップレットなどを、複数の製品で共通して利用できる可能性があります。
製品ごとにすべての回路を作り直す必要がなくなれば、開発期間や設計コストを抑えやすくなります。
製品の種類を展開しやすい
搭載する演算チップレットの数を変えることで、性能の異なる製品を作り分けられます。
同じ基本設計を利用しながら、用途に合わせて構成を変更できる点が強みです。
1枚の巨大なダイを超える構成を作れる
複数のダイを組み合わせることで、露光可能な範囲やダイサイズの制約を超えた大規模な半導体を構成できます。
AIやサーバー向けのように、多くの演算回路と広いメモリ帯域が必要な用途で重要なメリットです。
チップレットの課題
チップレットには多くの利点がありますが、分割によって新たな課題も生まれます。
ダイ間通信で遅延と消費電力が増える
モノリシック半導体の内部配線と比べると、チップレット間の通信経路は長くなります。
信号をダイの外へ送り出す通信回路も必要になるため、遅延や消費電力が増える可能性があります。
接続部分が増える
チップレットの数が増えるほど、接続端子や配線も増加します。
接続不良が発生すると、個々のダイが良品でもパッケージ全体が正常に動作しません。
放熱が難しくなる
高性能な演算チップレットを狭い範囲に配置すると、発熱が集中します。
特にダイを上下に重ねる3D実装では、下側や中央にあるダイの熱を外へ逃がすことが難しくなります。
設計と検査が複雑になる
複数のダイが正常に通信できるか、電力が適切に供給されているか、温度に問題がないかなど、パッケージ全体で確認する項目が増えます。
不具合が発生したときに、どのダイや接続部分が原因なのかを特定することも簡単ではありません。
パッケージ技術のコストが高い
高密度なインターポーザーや微細な接続端子、高性能な放熱部品を使用すると、実装コストが高くなります。
ダイを小さくしたことで前工程のコストを抑えられても、パッケージ全体では必ずしも安くなるとは限りません。
UCIeが必要とされる理由
チップレットでは、複数のダイの間でデータをやり取りするための共通ルールが必要です。
同じ会社が設計したチップレットだけを組み合わせる場合は、独自の接続方式も利用できます。
しかし、会社や製造プロセスの異なるチップレットを自由に組み合わせるには、端子や通信方法などを共通化する必要があります。
そこで登場したのが「UCIe」です。
UCIeは、パッケージ内でチップレット同士を接続するためのダイ間接続規格です。
パソコンの周辺機器をUSBで接続するように、一定のルールに沿ってチップレットを接続しやすくすることを目指しています。
ただし、UCIeに対応していれば、どのようなチップレットでも簡単に組み合わせられるわけではありません。
通信規格だけでなく、チップレットの形状、電源、放熱、検査、信頼性なども合わせて考える必要があります。
それでも共通規格が普及すれば、異なる会社が得意なチップレットを持ち寄り、1つの半導体を構成する可能性が広がります。
チップレットで間違えやすいポイント
最後に、チップレットについて間違えやすい点を整理しておきましょう。
まず、チップレットは単に複数のチップを同じ基板に載せるだけの技術ではありません。
複数のダイを高速かつ低消費電力で接続し、全体を1つのシステムとして動かすことが重要です。
また、チップレットに分割すれば必ず性能が上がるわけでもありません。
ダイ間通信がボトルネックになると、演算チップレットの性能を十分に引き出せない場合があります。
さらに、チップレットにすれば必ず製造コストが下がるとも限りません。
ダイの小型化によるメリットがあっても、インターポーザー、接続端子、検査、放熱などのコストが増加します。
製品の用途や性能に合わせ、どの機能を分割し、どの機能を同じダイに残すかを判断することが大切です。
まとめ
チップレットとは、半導体の機能を複数の小さなダイに分割し、それらを1つのパッケージ内で接続する技術・設計思想です。
大きなモノリシック半導体を作る場合と比べて、歩留まりを改善しやすく、機能ごとに異なる製造プロセスを選べるというメリットがあります。
また、演算回路、I/O回路、キャッシュ、HBMなどを組み合わせることで、1枚の巨大なダイだけでは実現しにくい高性能な半導体を構成できます。
一方で、チップを分割すると、ダイ間通信、接続不良、放熱、検査、実装コストといった新しい課題が発生します。
今回の重要なポイントをまとめます。
- チップレットは、機能を分割した小さなダイ
- 従来のモノリシック半導体は、機能を1枚のダイにまとめる
- ダイを小さくすることで歩留まりを改善しやすい
- 演算回路やI/O回路に適した製造プロセスを選べる
- 分割したダイは、バンプやインターポーザーなどで接続する
- 2D・2.5D・3Dは、ダイの配置と接続方法を表している
- HBMはチップレットと組み合わせて使われる重要なメモリ
- チップ間通信や発熱、検査、実装コストが課題になる
- UCIeは、チップレット間の接続を共通化するための規格
チップレットの本質は、半導体をただ小さく分けることではありません。
それぞれの機能に適したチップを作り、高速な配線で再びつなぎ合わせることで、全体として高性能な半導体を実現することにあります。
半導体の性能を支える中心が、1枚の巨大なチップから、複数のチップを組み合わせたシステムへと広がっているのです。
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