半導体の微細化とは？小さくする仕組みと技術の進化をやさしく解説

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半導体のニュースで、「3nm」「2nm」「GAA」といった言葉を見かけることがあります。どれも技術の進歩に関わる言葉ですが、数字が小さくなると何が変わるのか、どのように小さくしているのかは、イメージしにくいかもしれません。

半導体の微細化は、回路の形を細かく作る技術と、小さくしても電気を正しく制御する技術の組み合わせで進んできました。露光装置の進化に加え、トランジスタの形、材料、加工方法も変わっています。

この記事では、主にCPUやGPUなどのロジック半導体を対象に、微細化の基本から、露光・トランジスタ構造の進化、今後の発展方向までを解説します。

微細化とは何か

回路の中を小さくする

半導体の微細化とは、チップの内部に作るトランジスタや配線の寸法、部品同士の間隔などを小さくし、回路を高密度に配置する技術です。

トランジスタは、電流を流す・止めることを制御する小さな部品です。デジタル回路では多数のトランジスタを組み合わせ、計算や情報の記憶に必要な動作を実現します。配線は、それらを電気的につなぐ役割を持ちます。

例えば、同じ広さの土地でも、建物を小さくして道路の配置を工夫すれば、より多くの建物を置けます。半導体でも、部品と接続の占める面積を減らすことで、限られたチップ面積に多くの回路を組み込めます。

ただし、微細化によってチップ全体が必ず小さくなるわけではありません。同じ機能を小さな面積に収める場合もあれば、面積を維持しながら計算回路やメモリを増やす場合もあります。

nmと製造世代の意味

nmは「ナノメートル」と読み、10億分の1メートルを表します。1mmの100万分の1が1nmです。

一方、現在の「3nmプロセス」「2nmプロセス」といった名称は、製造技術の世代を表します。かつては特定の物理寸法に対応する命名でしたが、現在の名称を、すべての部品の実寸と考えることはできません。［1］

実際、IBMが2021年に発表した2nm世代の研究用トランジスタでは、ゲート長として12nmという値が示されています。世代名と実際の寸法は、別の情報なのです。［11］

用語何を表すか
製造世代・ノード製造技術の世代や技術体系を示す呼び方
ゲート長電流を制御するゲートの、電流が流れる方向の長さ
ピッチ隣り合う同種の構造の中心から中心までの間隔
配線幅金属配線の横幅

同じ世代名でも、企業や製品によって構造や設計条件は異なります。ニュースを読むときは、数字とともに、性能、電力効率、回路の密度などを見ることが大切です。

また、一つのチップ内でも、すべての配線や部品が同じ寸法ではありません。多くの電流を運ぶ配線や、外部と接続する部分などには、その役割に合う寸法が必要です。製造世代の数字だけから、チップの面積や性能が何倍になるかを計算することもできません。

微細化では、チップ内部の部品や間隔を小さくし、同じ面積へ多くの回路を組み込みます。加工技術と、構造・材料・設計の工夫の両方が重要です。

微細化のメリット

多くの機能を載せられる

微細化の大きな目的は、一定の面積に置けるトランジスタを増やすことです。計算回路を増やしたり、チップ内の高速な記憶領域を大きくしたりする余地が生まれます。

スマートフォンなら、画像処理や通信、AI処理などの機能を限られた空間に組み込むことにつながります。AI向けの半導体では、多数の演算回路を配置するためにも高密度化が重要です。

性能と電力効率を高める

トランジスタの寸法や接続を適切に小さくできれば、スイッチの切り替えや信号の受け渡しに必要な時間・エネルギーを減らせる可能性があります。

ただし、性能と消費電力は設計によって変わります。省電力化の余地を使って動作速度や計算回路の数を増やせば、チップ全体の消費電力は増えることもあります。「一つの処理を少ない電力で行えること」と「製品全体の消費電力が下がること」は分けて考えましょう。

電力効率を高めるうえでは、低い電圧でも確実に切り替わるトランジスタを作ることも重要です。電流を止める能力を保ちながら、必要なときには十分な電流を流すという要求が、後で説明する立体構造への進化につながります。［9］

ムーアの法則との関係

微細化の歴史でよく登場するのが、ムーアの法則です。一般には、集積回路に搭載できるトランジスタ数が、およそ2年ごとに倍増するという見通しとして説明されます。1965年の当初の予測は毎年の倍増で、1975年に約2年ごとへ見直されました。［2］

これは自然界の法則のように、自動的に成立するものではありません。露光、材料、トランジスタ構造、設計などを進歩させ、集積度を高めてきた技術開発の積み重ねと関係しています。

露光技術の進化

光で加工する場所を決める

チップを作るときは、ウエハーのどの部分を削り、どこへ材料を残すかを細かく決める必要があります。そのパターンを作る技術がリソグラフィです。

代表的な方法では、光に反応するフォトレジストを塗り、マスクのパターンに沿って露光し、現像で必要な形を残します。その後、エッチングなどで下の膜へ形を転写します。露光しただけで、シリコンや金属が完成した回路の形に削られるわけではありません。

微細化では、隣り合う線や穴を、つぶれたり重なったりせずに区別して作れる能力が重要です。この細かな形を見分けて写す能力を、解像性能と呼びます。

短い波長の光を使う

光を使って非常に細かな模様を写すと、光の回り込みなどの影響で像がぼやけます。ほかの条件が同じなら、波長の短い光ほど、細かな模様を写しやすくなります。［3］

代表的な光源・方式光の波長微細化との関係
i線365nm紫外線によるパターン形成を支える
KrF248nmi線より短い波長の深紫外線を使う
ArF193nmさらに短い波長で解像性能を高める
EUV13.5nm極端紫外線で微細なパターンを形成する

これらは光の波長であり、作れる線の幅や製造世代名をそのまま示す数値ではありません。例えば、193nmの光を使うからといって、193nmより細かな構造が作れないわけではありません。光学系や加工方法も解像性能に関わります。［3］［4］

水を入れる液浸露光

ArF液浸露光は、レンズとウエハーの間に水を入れる方法です。ArFドライと同じ193nmの光を使いながら、より細かな像を形成しやすくします。

ここで関わるのが、光学系が光を集めて像を作る能力を表す「NA〈開口数〉」です。液浸では水の屈折率を利用してNAを高めます。光源の波長を変更せず、光学系の工夫で解像性能を向上させた例です。［5］

光源の短波長化、液浸によるNAの向上、高NA化は、解像性能を高める異なる工夫です。光源の波長、回路の線幅、製造世代の名称は区別して考えます。

分けて作る多重加工

一度の露光では近すぎて区別できないパターンも、複数の加工に分ければ形成できる場合があります。これが多重パターニングです。

例えば、密集した線を二つのグループに分け、間隔の広いパターンとして別々に露光・加工し、最終的に細かな配置を作ります。同じ場所へ単純に何度も光を当てれば細くなる、という意味ではありません。［6］

別の方法には、芯になる構造の側面へ膜を作り、その側壁の形を利用するSADP〈自己整合ダブルパターニング〉があります。膜を形成する工程と、不要な部分を取り除く工程を組み合わせ、露光だけでは難しい間隔を作ります。［7］

こうした技術では、位置合わせや膜厚の精度が重要になります。加工回数が増えることで、時間やコスト、欠陥を管理する難しさも増します。

多重パターニングは、一度では難しい配置を複数の加工へ分けて形成します。上段は配置を二群に分ける例、下段は側壁に残した膜を型として使うSADPの考え方です。

マスクの形も補正する

設計した四角形をそのままマスクへ描いても、ウエハー上に同じ形で写るとは限りません。周辺のパターンとの距離などによって、角が丸くなったり、線の端が短くなったりします。

そこで、計算で写り方を予測し、マスクの形をあらかじめ補正するOPC〈光近接効果補正〉などを使います。光源やレンズの変更に加え、計算と設計によって狙った形へ近づける工夫も進化してきました。［8］

EUVから高NAへ

EUVは、13.5nmという短い波長の光を使う方式です。空気や多くの材料に吸収されやすいため、真空の中で、反射型マスクと多層膜ミラーを使って光を導きます。従来の装置の光源だけを交換して実現する技術ではありません。［4］［5］

さらに、EUVの波長を維持しながら光学系のNAを0.33から0.55へ高めるHigh NA EUVも開発されています。短波長化と高NA化は、解像性能を高める二つの異なる工夫です。［5］

EUVは、一部の複雑な多重パターニングを簡略化できる一方、すべての層を一回で加工できるわけではありません。必要な寸法や生産性に合わせて、DUV、EUV、多重パターニングなどを使い分けます。

露光・現像の工程そのものは、関連記事「リソグラフィとは？」で詳しく解説しています。

トランジスタの進化

電流を止めにくくなる

細かな形を作れても、トランジスタが正常に動作しなければ回路は使えません。微細化では、電気の流れを正しく制御するための構造も重要です。

トランジスタには、電流が出入りするソース・ドレインと、その間の通り道を制御するゲートがあります。電流の通り道はチャネルと呼ばれます。ゲートは、絶縁膜を挟んでチャネルの状態を変えます。

ゲートを開けたときに電流がゲートの中を通り抜ける、という構造ではありません。ゲートに加える電圧を使って、ソースとドレインの間の電流を制御します。

ゲート長が短くなると、ドレイン側の電気的な影響がチャネルへ及びやすくなり、ゲートだけでは電流を制御しにくくなります。こうした短チャネル効果によって、オフにしたつもりでも電流が流れやすくなることが、微細化の課題です。［10］

平面型からFinFETへ

平面型トランジスタは、基板表面に沿ったチャネルを、主に上側にあるゲートから制御します。長年にわたり微細化を支えてきた構造ですが、単純に寸法を縮めるだけでは、電流の漏れを抑えることが難しくなりました。

そこで、チャネルを細いひれのように立ち上げたFinFETが登場します。Finは魚のひれという意味です。代表的な構造では、ゲートが絶縁膜を挟んでひれの上面と両側面を覆い、複数の面からチャネルを制御します。［9］

平面型を上から押さえる形とすれば、FinFETは横からも押さえる形です。電気的な制御を強め、小さくしてもオン・オフを保ちやすくします。

全周を囲むGAA

FinFETをさらに小さくすると、ゲートの制御や、オンのときに十分な電流を流すことに制約が出てきます。この課題へ対応する構造の一つが、GAA〈Gate-All-Around〉です。

GAAでは、ゲートがチャネルの全周を囲みます。代表例のナノシート型では、薄い板状のチャネルを複数段に重ね、それぞれの周囲へ絶縁膜とゲート材料を形成します。チャネルの周囲から電気的に働きかけることで、オフ時の制御を改善します。［11］［25］

薄い板を重ねることには、横に大きく広げずに電流の通り道を確保する狙いもあります。また、シートの幅などを調整し、性能と電力の要求に合わせて設計する余地もあります。［19］

構造電流の通り道の形ゲートによる制御の特徴
平面型基板表面に沿った形主に上側から制御する
FinFETひれのように立った形上面・側面など複数の面から制御する
GAAナノシート薄い板を積み重ねた形各チャネルの全周を囲んで制御する

この表は代表的な構造の比較です。材料や設計も性能に関わるため、囲む面の数だけで性能が決まるわけではありません。

なお、ここで重ねているナノシートは、一つのトランジスタの電流経路を構成します。後で説明するCFETの「異なるトランジスタを上下に重ねること」とは区別しましょう。

平面型は主に上側、FinFETは上面と両側面、GAAはチャネルの全周から電流を制御します。図の矢印は、ゲートによる制御の向きを示しています。

微細化を支える加工

必要な材料だけを削る

微細な立体構造では、削る量と方向に加え、どの材料を削るかも重要になります。隣の材料を傷めずに、目的の材料だけを取り除く能力は、選択性と呼ばれます。

例えばGAAの製造では、シリコン〈Si〉とシリコンゲルマニウム〈SiGe〉などの異なる材料を交互に積み重ね、SiGeを選択的に取り除き、チャネルになる薄いSiの層を残す工程が使われます。残す層の厚さや表面を保ちながら、層の間を加工する必要があります。［10］

さらに、反応を段階的に制御し、原子層に近い単位で少量ずつ材料を除去するALE〈原子層エッチング〉なども、精密加工を支えます。実際の加工量や適用できる材料は、反応や装置条件によって異なります。［13］

複雑な形へ薄膜を作る

チャネルの周囲に均一な膜を作るには、上面だけでなく、側面や狭い隙間にも材料を届ける必要があります。このような用途で重要になるのがALD〈原子層堆積法〉です。

ALDは、原料の供給と余分な原料の排出を交互に行い、表面での反応を繰り返して膜を成長させます。反応が進む量を制御しやすく、複雑な形へ薄く均一な膜を形成することに向いています。［12］

代表的な方式では、原料Aの供給、排出、原料Bの供給、排出を一つのサイクルとして繰り返します。先に表面へ付いた原料と次の原料を反応させ、必要な膜厚になるまで積み重ねる考え方です。

ただし、どんな隙間でも無条件に均一に覆えるわけではありません。原料が奥まで届くことや、反応に必要な時間を確保することも大切です。微細化が進むほど、形の設計と、実際に加工できる条件を合わせて考える必要があります。

SiGeを選択的に取り除いてSiのチャネルを残し、その周囲へ絶縁膜と金属ゲートを形成します。選択的なエッチングと、狭い隙間へ均一に膜を作る技術が重要です。

材料を変えて漏れを抑える

ゲートとチャネルの間の絶縁膜も、薄くすればよいというものではありません。極端に薄くなると、本来は電流を通しにくい膜を電子が通り抜ける「トンネル効果」によって、ゲート側へ電流が漏れやすくなります。

従来の絶縁膜を単に厚くするだけでは、ゲートからチャネルへ働きかける能力が弱くなります。漏れを減らすことと、制御する能力を保つことを両立する必要があります。

対策の一つが、高い誘電率を持つhigh-k〈ハイケー〉材料です。同じようにチャネルを制御するための電気的な働きを保ちつつ、膜の物理的な厚さを確保し、漏れを抑えやすくします。金属ゲートと組み合わせた材料変更も、微細化を支えてきました。［14］

ここでいう絶縁膜を通る漏れと、短チャネル効果によるソース・ドレイン間の漏れは、異なる現象です。材料の変更と、FinFET・GAAのような構造の変更は、組み合わせて使う対策です。

寸法と位置を測って戻す

加工した線の幅が合っていても、上の層と下の層の位置がずれると、必要な接続ができないことがあります。寸法を調べるCD計測と、層同士の重ね合わせを調べるオーバーレイ計測は、異なる役割を持ちます。［16］

測定結果を使って露光や加工の条件を調整し、狙った寸法と配置へ近づけます。作れることに加えて、多数のチップを安定して同じ品質で作れることも、微細化を量産へつなげる条件です。

進化の流れを整理

二つの進化が並行する

ここまでの内容を整理すると、微細化には「細かな形を作る技術」と「小さくても動作させる技術」の二つの流れがあります。

前者には短波長化、液浸、多重パターニング、精密な成膜・エッチングがあります。後者にはhigh-k材料、FinFET、GAAなどがあります。どちらか一つだけが進んでも、回路全体の微細化は実現できません。

主な節目を振り返る

露光・材料・トランジスタ構造は、組み合わせながら発展してきました。各社の開発・発表・研究実証・量産の節目を区別して示しています。

この表は、技術の発明年をすべて並べたものではありません。特定企業での開発・発表・量産の節目を選んでいます。研究成果が出た年と、製品を大量に作り始めた年は区別する必要があります。

また、各社が同じ世代名で同じ構造を採用するわけではありません。平面型やFinFETも用途に応じて使われ、すべての半導体が一斉に最新構造へ置き換わるわけではありません。［20］

微細化の限界と今後

配線と発熱も課題になる

微細化の課題は、トランジスタの漏れ電流だけではありません。配線の断面が小さくなると電気抵抗が増えやすくなり、隣の配線などとの間に生じる容量も、信号の伝達やエネルギーに影響します。トランジスタだけを速くしても、配線が性能を制限する場合があります。［21］

配線の周囲には、不要な容量を減らすため、低い誘電率を持つlow-k〈ローケー〉材料も使われます。ゲート絶縁膜のhigh-kと配線周囲のlow-kは、目的と使う場所が異なります。

さらに、多数の回路を高密度に動作させると、熱を外へ逃がすことも重要です。動かす回路の数や動作周波数、冷却能力などを合わせて考える必要があります。

量産とコストの難しさ

細かな加工と立体化によって工程が複雑になると、良品を安定して作る難しさも増します。製造したチップのうち、良品として使える割合は歩留まりと呼ばれます。

回路を小さくして一枚のウエハーに多くのチップを配置できても、加工費用が増えたり歩留まりが下がったりすれば、良品一個あたりのコストが下がるとは限りません。新しい技術では、性能に加え、量産時の品質と費用を成立させることも重要です。

電源を裏側から届ける

裏面電源供給は、トランジスタにつながる電源の配線を、ウエハーの裏側へ配置する技術です。従来は主に表側に集まっていた電源配線と信号配線を分け、混雑や電源の電圧降下を改善することを狙います。［23］

同じ露光技術でも、配線の置き方を変えることで、回路を配置しやすくできる可能性があります。ただし、裏側からの接続を正確に作る工程が必要になり、既存の配線をそのまま反対側へ移すだけでは実現できません。

CFETで上下に重ねる

さらに先の構造として研究開発が進むのが、CFET〈相補型電界効果トランジスタ〉です。一般的なロジック回路では、ゲート電圧に対する動き方が異なるn型とp型のトランジスタを組み合わせます。この組み合わせを利用する方式がCMOSです。CFETでは、二つを横に並べる配置から、上下に重ねる配置へ変えることで、占有面積を減らすことを狙います。［22］

GAAナノシートが、一つのトランジスタの中で電流経路を重ねるのに対し、CFETは、n型とp型のトランジスタ自体を上下に重ねる考え方です。

一方で、上下それぞれのゲートや接続を作り分け、必要な性能を確保する難しさがあります。研究機関のロードマップは開発の方向を示すもので、特定の年にすべての企業で量産が始まるという約束ではありません。

実装の進化も組み合わせる

チップレットや3D実装も、システムの性能を高める方法です。複数のチップを近くに配置したり、上下に積んだりして接続します。用途に適した製造技術で作った部品を組み合わせることもできます。［24］

ただし、チップを積むこと自体が、内部のトランジスタを細くすることを意味するわけではありません。トランジスタ単位の微細化と、チップ同士をつなぐ実装の進化は、異なる階層の技術です。

3D NANDのようにメモリセルを積層する技術も、ロジックのFinFET・GAAとは異なる構造の進化です。同じ「3D」という言葉でも、何を上下に重ねているかを見ると整理しやすくなります。［17］

裏面電源供給は配線の配置、CFETはトランジスタの積層、チップレット・3D実装はチップ同士の接続を工夫する技術です。異なる階層の技術を組み合わせ、性能向上を目指します。

微細化のまとめ

半導体の微細化は、トランジスタや配線を小さく、高密度に配置する技術です。その実現には、細かな形を作る能力と、小さくしても正常に動かす能力の両方が必要です。

露光技術は、短波長化だけでなく、液浸、多重パターニング、計算による補正、高NA化によって進歩してきました。トランジスタも、平面型からFinFET、GAAへと、電流を制御する構造が進化しています。

これを支えるのが、精密な成膜・エッチング、材料、計測、設計です。今後も裏面電源供給やCFET、先端実装などを組み合わせ、回路とシステムの性能を高める取り組みが続きます。

ニュースの「何nmか」に加え、「どう作るか」「電流をどう制御するか」「何を立体化するか」に注目すると、微細化の進化を理解しやすくなります。

参考資料

参照日：2026年11月3日（日本時間）。過去の資料は、当時の発表内容と技術の基本原理の確認に使用しています。

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