CoWoSとは？GPUとHBMをつなぐ仕組み・S／R／Lの違いを初心者向けに解説

AI半導体のニュースでは、GPUやHBMと並んで「CoWoS」という言葉が登場します。

GPUは計算をする半導体、HBMはデータを記憶するメモリです。では、CoWoSは何をする技術なのでしょうか。

CoWoSは、複数の半導体チップを高密度につなぎ、一つのパッケージにまとめるTSMCの先端パッケージ技術です。高性能なチップを用意するだけでなく、チップ同士が大量のデータをやり取りできる構造を作ります。

この記事では、GPU・HBM・インターポーザー・基板の位置関係から、CoWoS-S／R／Lの違い、製造や品質管理の考え方まで説明します。

CoWoSとは？まずは全体像をつかもう

CoWoSは「Chip on Wafer on Substrate」の略です。TSMCが提供する2.5Dパッケージ技術で、AIや高性能計算などに使われます。[1]

代表的な構成では、演算を担当するロジックダイとHBMを中間の配線構造の上に配置し、その下にパッケージ基板を組み合わせます。ダイとは、半導体回路が作られた一つのチップのことです。

構成要素	主な役割	代表的な配置
ロジックダイ	GPUなどの演算・制御を担当する	パッケージ上部
HBM	演算に使うデータを保持し、高い帯域幅で受け渡す	ロジックダイの近く
インターポーザー	ダイ同士などを細かな配線で接続する中間層	ロジックダイやHBMの下
パッケージ基板	パッケージ内部と、外部の基板との信号・電源接続を担う	インターポーザーの下

実際には、このほかに接続端子、補強用の樹脂、放熱部材などが使われます。まずは「計算する部品」「記憶する部品」「細かくつなぐ中間層」「外部へつなぐ基板」に分けて考えると理解しやすくなります。

なぜGPUとHBMを近くにつなぐのか

計算が速くても、データが届かなければ待ち時間が生まれる

AIでは、多くのデータを読み出しながら計算を行います。GPUに多数の演算器があっても、必要なデータを十分な速さで渡せなければ、その能力を使い切れません。

ここで重要になるのが「メモリ帯域幅」です。これは、一定時間に転送できるデータ量を表します。保存できるデータ量を示す「容量」とは異なります。

例えば、倉庫の大きさが容量、倉庫から工場へ運べる荷物の量が帯域幅に相当します。倉庫が大きくても運搬能力が不足すれば、工場は材料待ちになります。

HBMは、複数のDRAMダイを縦に積み、多数の信号線を使ってデータを受け渡すメモリです。広い接続幅によって、高い帯域幅を実現します。[2]

近づけるだけでなく、多数の配線をつなぐ

HBMの能力を活かすには、ロジックダイとの間に多くの配線を設ける必要があります。しかし、部品を隣に置くだけでは電気的にはつながりません。

そこで、細かな配線を持つインターポーザーを使います。多数の端子を短い距離で接続できるため、高帯域のデータ転送や、データ移動に伴う電力の低減に役立ちます。

CoWoSのポイントは、単なる部品の近接配置ではなく、近接したダイ同士を高密度に接続することです。実際の性能は、メモリ、回路設計、配線、電源、冷却などを合わせて決まります。

HBMは縦積みなのに、なぜCoWoSは2.5D？

「HBMは縦に積むのに、なぜCoWoSは3Dではなく2.5Dなの？」と感じるかもしれません。これは、構造のどこに注目しているかが違うためです。

HBM内部では、複数のDRAMダイが上下に積層されています。一方、CoWoSの代表的な構成では、ロジックダイとHBMを中間の配線構造の上で横方向につなぎます。

つまり、HBM内部の縦積みと、パッケージ全体の接続構造は、分けて捉える必要があります。

さらに、ロジック側にも3D積層を取り入れ、それをCoWoSに組み込む構成があります。「2.5Dだから、内部に積層チップが存在しない」という意味ではありません。[3]

インターポーザーとパッケージ基板の違い

両者はどちらも配線を持つため、名前だけでは役割が似て見えます。

インターポーザーは、チップの細かな端子に対応し、近くのチップ同士などを高密度に接続する中間層です。パッケージ基板は、その下で配線を引き出し、電源を配り、外部との接続を支えます。

また、パッケージ基板とサーバーのマザーボードも別の部品です。パッケージ基板は半導体パッケージの一部で、そのパッケージがさらに大きな回路基板へ実装されます。

上下方向の電気接続にも注目しましょう。シリコンを厚さ方向に貫く電極は、TSV〈Through-Silicon Via〉と呼ばれます。シリコンインターポーザーを使う構成では、表側の配線を裏側へ接続するためにTSVが利用されます。[4]

一方、RDL〈Redistribution Layer〉は再配線層のことです。絶縁層と金属配線を組み合わせ、端子の位置を引き回したり、必要な接続を作ったりします。TSVとRDLは同じものではなく、主に接続する方向や構造が異なります。

CoWoS-S・R・Lの違い

CoWoSには複数の方式があります。大きな違いは、ロジックダイやHBMの下にある中間の配線構造です。[1]

方式	主な構造	理解するポイント
CoWoS-S	シリコンインターポーザー	広いシリコンの中間層を使って接続する
CoWoS-R	RDLインターポーザー	樹脂と銅配線からなる中間層を使う
CoWoS-L	RDLと局所的なシリコン接続部	細かな接続が必要な部分にシリコンを組み合わせる

CoWoS-S：シリコンの中間層でつなぐ

CoWoS-Sでは、シリコンインターポーザーに形成した配線を使います。

上に載るチップを、一枚のシリコンの中間層を通じてつなぐイメージです。シリコンインターポーザーは、GPUのように主な計算を担当するチップとは役割が異なります。

CoWoS-R：再配線層でつなぐ

CoWoS-Rでは、RDLインターポーザーを使います。TSMCの説明では、この中間層はポリマーと銅配線から構成されます。

シリコンインターポーザーをそのまま大きくする方式とは異なるため、材料の性質や配線構造を含めて設計します。「シリコンの中間層を使わない」ことと、「搭載するチップもシリコンを使わない」ことは別です。

CoWoS-L：RDLに局所的なシリコン接続部を組み合わせる

CoWoS-Lでは、RDLを基盤とする中間層に、LSI〈Local Silicon Interconnect〉と呼ばれる局所的なシリコン接続部を組み合わせます。

ここでのLSIは、一般に大規模集積回路を指す略語とは意味が異なります。チップ間の細かな接続を担う部分にシリコンを使う、と考えると分かりやすいでしょう。

S・R・Lを「高級版・廉価版・最新版」とだけ分類すると、構造の違いが見えなくなります。必要な配線密度や大きさなどに応じて、方式を理解することが大切です。

どのような加工や組立が必要？

CoWoSの細かな工程は方式や世代で異なります。ここでは、2.5D実装を理解するために、代表的な加工と組立の役割を整理します。すべてのCoWoSに共通する固定の工程順を示すものではありません。

中間の配線構造を作る

まず、必要な信号や電源を通すための配線構造を用意します。材料に応じて、絶縁膜や金属膜の形成、パターン形成、めっきなどを組み合わせます。

TSVを持つシリコン構造では、裏側を薄くして電極を露出させ、裏面の配線や接続端子を形成する加工も必要です。Amkorが公開する一般的な2.5D／3D TSV技術でも、支持用ウェーハの利用、研削、TSV露出、CMP、裏面配線などが紹介されています。[4]

ダイを位置合わせして接続する

準備した配線構造とダイの端子が合うように、正確に位置を合わせて接続します。接続方法に応じて、温度や荷重などの条件も管理します。

チップ単体が正常でも、接続位置がずれたり端子間の接続が不十分だったりすると、組み立てた後に正常に動作しないことがあります。

基板への実装、補強、検査を行う

パッケージ基板との接続や、必要な補強・放熱構造を組み合わせ、完成品として使える状態にします。

検査は最後に一度行えばよいとは限りません。組立前のダイのテスト、途中段階の接続確認、完成後の電気テストなどを組み合わせます。Amkorの先端パッケージ向け資料でも、途中で不良を見つけ、後工程へ持ち込む損失を抑える考え方が説明されています。[5]

大型化すると、何が難しくなる？

多くの演算ダイやHBMを搭載できれば、計算能力やメモリ容量を増やす選択肢が広がります。一方、製造と品質管理も難しくなります。

課題	なぜ重要か
位置合わせ	多数の細かな端子を、狙った場所へ接続する必要がある
反り・熱膨張	材料によって温度変化での伸び方が異なり、接続部へ力がかかる
放熱	高い性能を維持するには、発生した熱を外へ逃がす必要がある
検査・歩留まり	高価なダイを組み合わせた後の不良は、損失が大きくなりやすい

歩留まりは、製造したもののうち良品として得られる割合です。ダイがそれぞれ良品でも、組立中に接続不良が生じれば、完成品の歩留まりは下がります。

また、組立前のテストで良品と判断しても、あらゆる不良を完全に排除できるとは限りません。何を、どの段階で、どの条件で確認するかというテスト設計が重要です。[5]

2026年4月の発表で、TSMCは5.5レチクルサイズのCoWoSを生産中と説明しました。[6] レチクルサイズは、露光の一つの領域の大きさを基準に面積を表したものです。「5.5倍」は性能や辺の長さが5.5倍という意味ではありません。

大型化のニュースは、面積の数字だけでなく、その中へどれだけのチップを組み込み、品質と熱をどう管理するかに注目すると理解が深まります。

HBM・チップレット・SoICとの違い

用語	何を指すか	CoWoSとの関係
HBM	DRAMダイを積層した広帯域メモリ	CoWoSでロジックダイと接続する部品の一つ
チップレット	機能を複数のダイへ分けて組み合わせる考え方や、そのダイ	CoWoSは、それらを統合する技術の一つ
SoIC	TSMCの3Dチップ積層技術	積層したチップをCoWoSへ組み込むこともできる
CoWoS	TSMCの2.5Dパッケージ技術	複数のダイを高密度に接続・統合する

これらは、同じ分類の名称ではありません。部品名、設計の考え方、接続・実装技術が混在しています。

特にSoICとCoWoSは、必ずどちらか一方を選ぶ関係ではありません。TSMCは、SoICで積層したチップをCoWoSなどへ組み込めると説明しています。[3]

まとめ

CoWoSを理解するときは、「何を載せるか」「何でつなぐか」「どう品質を確保するか」の三つに分けると整理できます。

ロジックダイとHBMなどを、高密度に接続して一つのパッケージへ統合する。
HBM内部の縦積みと、CoWoSの代表的な横方向の接続は分けて考える。
S・R・Lは、中間の配線構造が異なる。
ダイ単体の性能に加え、接続、電源、熱、検査が完成品の性能と品質を支える。

半導体の性能向上は、チップ内部の回路だけで決まるものではありません。複数のチップの能力を引き出すための「つなぎ方」も、重要な技術になっています。